Comunicado de prensa
El proceso optimizado de 3 nm logra un 45 % menos de uso de energía, un 23 % de rendimiento mejorado y un 16 % de área de superficie más pequeña en comparación con el proceso de 5 nm.
Samsung Electronics, el líder mundial en tecnología de semiconductores, anunció hoy que ha comenzado la producción inicial de su nodo de proceso de 3 nanómetros (nm) aplicando la arquitectura de transistores Gate-All-Around (GAA).
Multi-Bridge-Channel FET (MBCFET™), la tecnología GAA de Samsung implementada por primera vez, desafía las limitaciones de rendimiento de FinFET, mejorando la eficiencia energética al reducir el nivel de voltaje de suministro, al mismo tiempo que mejora el rendimiento al aumentar la capacidad de corriente de la unidad.
Samsung está iniciando la primera aplicación del transistor nanosheet con chips semiconductores para aplicaciones informáticas de bajo consumo y alto rendimiento, y planea expandirse a procesadores móviles.
“Samsung ha crecido rápidamente a medida que continuamos demostrando liderazgo en la aplicación de tecnologías de próxima generación a la fabricación, como la primera compuerta de metal High-K de la industria de fundición, FinFET, así como EUV. Buscamos continuar con este liderazgo con el primer proceso de 3nm del mundo con MBCFET™”, dijo el Dr. Siyoung Choi, presidente y director del negocio de fundición de Samsung Electronics. “Continuaremos con la innovación activa en el desarrollo de tecnología competitiva y crearemos procesos que ayuden a acelerar el logro de la madurez de la tecnología”.
Optimización de tecnología de diseño para PPA maximizado
La tecnología patentada de Samsung utiliza nanoláminas con canales más anchos, lo que permite un mayor rendimiento y una mayor eficiencia energética en comparación con las tecnologías GAA que utilizan nanocables con canales más estrechos. Al utilizar la tecnología GAA de 3nm, Samsung podrá ajustar el ancho del canal de la nanohoja para optimizar el uso de energía y el rendimiento para satisfacer las diversas necesidades de los clientes.
Además, la flexibilidad de diseño de GAA es muy ventajosa para la optimización conjunta de la tecnología de diseño (DTCO),1 que ayuda a aumentar los beneficios de potencia, rendimiento y área (PPA). En comparación con el proceso de 5 nm, el proceso de 3 nm de primera generación puede reducir el consumo de energía hasta en un 45 %, mejorar el rendimiento en un 23 % y reducir el área en un 16 % en comparación con 5 nm, mientras que el proceso de 3 nm de segunda generación reduce el consumo de energía hasta al 50%, mejorar el rendimiento en un 30% y reducir el área en un 35%.
Proporcionar infraestructura y servicios de diseño de 3nm con socios SAFE™
A medida que los nodos tecnológicos se hacen más pequeños y las necesidades de rendimiento de los chips crecen, los diseñadores de circuitos integrados se enfrentan a los desafíos de manejar enormes cantidades de datos para verificar productos complejos con más funciones y una escala más ajustada. Para satisfacer tales demandas, Samsung se esfuerza por proporcionar un entorno de diseño más estable para ayudar a reducir el tiempo requerido para el proceso de diseño, verificación y aprobación, al mismo tiempo que aumenta la confiabilidad del producto.
Desde el tercer trimestre de 2021, Samsung Electronics ha proporcionado una infraestructura de diseño comprobada a través de una amplia preparación con los socios de Samsung Advanced Foundry Ecosystem (SAFE™), incluidos Ansys, Cadence, Siemens y Synopsys, para ayudar a los clientes a perfeccionar su producto en un período de tiempo reducido.
Fin de comunicado de prensa
