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AMD planea apilar DRAM y SRAM en sus CPU’s

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En un evento reciente de computación de alto rendimiento (HPC), AMD reveló que está trabajando en una tecnología que permitirá integrar DRAM y SRAM apilados en 3D en sus procesadores. Al apilar esta memoria sobre sus CPU, AMD pretende lograr un mayor rendimiento.

El vicepresidente ejecutivo y gerente general de AMD, Forrest Norrod, habló sobre los planes de apilamiento 3D de la empresa en la conferencia Rice Oil and Gas HPC. Como parte de la iniciativa de la ley Working Beyond Moore de AMD, la empresa considera que las arquitecturas de memoria apiladas son uno de los pasos más importantes en el corto plazo, para garantizar que las futuras CPU puedan seguir ofreciendo más rendimiento.

Este enfoque de memoria apilada en la matriz diferiría de las implementaciones normales de paquete en paquete (PoP) que simplemente colocan dos paquetes terminados uno encima del otro, como se ve arriba con un chip Samsung. En este ejemplo, el paquete DRAM se conecta a través de dos filas adicionales de conectores BGA que rodean el chip subyacente. Estos conectores BGA llevan los datos transferidos entre los dos chips. Al igual que con cualquier diseño estándar, la lógica reside en la parte inferior de la pila debido a su necesidad de más conectores, pero las dos matrices no están conectadas directamente. Como tal, el enfoque PoP proporciona la máxima densidad, pero no es la opción más rápida.

Puedes ver más en Tom’s Hardware. Intel también se está moviendo hacia este camino, con su tecnología de empaque 3D Foveros.

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