Una nueva entrada en la base de datos de SiSoft Sandra ofrece algunas pistas sobre la configuración de la memoria caché del próximo procesador de servidor EPYC «Rome» de 7nm. Basado en el diseño Zen 2, este chip de servidor empaquetará hasta ocho chips de CPU de ocho núcleos de 7nm en combinación con un dado central de E/S de 14nm.
Si la lectura de SiSoft Sandra es precisa, parece que los chips Rome tienen 512 KB de caché L2 por núcleo y 16 x 16 MB de caché L3. El caché L3 es el doble que los procesadores EPYC de primera generación:
Para cada procesador «Rome» de 64 núcleos, hay un total de 8 chiplets. Con SANDRA detectando «16 x 16 MB L3» para «Rome» de 64 núcleos, es muy probable que cada uno de los chiplets de 8 núcleos tenga dos partes de caché de 16 MB L3, y que sus 8 núcleos se dividan en dos de cuatro núcleos Unidades CCX con 16 MB de caché L3, cada una. Esta duplicación en la memoria caché L3 por CCX podría ayudar a los procesadores a amortiguar las transferencias de datos entre el chiplet y el DIE E/S. Esto es particularmente importante ya que el troquel de E/S controla la memoria con su controlador monolítico DDR4 de 8 canales.
